طراحی و شبیه سازی شبکه اتصال داخلی در یک آرایه آنالوگ برنامه پذیر میدانی

در این پایان نامه ابتدا شبکه اتصال داخلی آرایه های آنالوگ برنامه پذیر میدانی (fpaas) بررسی و برای یک fpaa مورد نظر طراحی شده است. ابتدا انواع و ساختار مدارهای منطقی برنامه پذیر و سپس ساختار fpaa و نمونه های پژوهشی و تجاری پیشین بررسی شده، پس از آن معماری شبکه اتصال، سویچ و نهایتاً آرایه sram طراحی شده است. در این پروژه، ترکیب شبکه های محلی، سراسری و تقاطعی به عنوان معماری مناسب برای شبکه اتصال داخلی برگزیده شده است. در طراحی شبکه اتصال، یک شبکه محلی جدید برای cab پیشنهاد شده که قابلیت اتصال کامل و بدون انسداد را داشته و نسبت به تنها شبکه دیگری که این ویژگی را دارد (شبکه تقاطعی) دارای مزیت هایی است که عبارتند از تعداد سویچ های کمتر در مسیر سیگنال، تعداد سویچ های کمتر در کل شبکه و مساحت اشغالی و هم چنین ظرفیت پارازیتی کمتر. در شبکه پیشنهادی تعداد سویچ هایی که به طور سری در مسیر سیگنال قرار می گیرند یک عدد است ولی در شبکه تقاطعی دو عدد، که در نتیجه افت ولتاژ در آن نسبت به تقاطعی %51 کمتر می شود. همچنین تعداد کل سویچ های شبکه برای cab های شامل هشت و چهل گره (منظور گره متصل به شبکه است) به ترتیب 36 عدد (%25/56) و 820 عدد (%25/51) کاهش می یابد. مساحت اشغالی شبکه برای cab های هشت و چهل گره به ترتیب ?m2175/6340 (%83/64) و ?m2467805 (%3/66) کمتر می شود. ظرفیت پارازیتی کل شبکه برای cab های هشت و چهل گره به ترتیب pf39351/0 (%54/56) و pf39/9 (%72/51) کاهش می یابد. تعداد سویچ های متصل به مسیر سیگنال در شبکه مخصوص هشت و چهل گره به ترتیب 10 عدد (%67/41) و 42 عدد (%35) کمتر می شود و مجموع ظرفیت های پارازیتی متصل به مسیر سیگنال در شبکه مخصوص هشت و چهل گره به ترتیب ff85/31 (%07/38) و ff94/131 (%25/31) کاهش می یابد. پس از انجام بررسی های لازم، دروازه انتقال به عنوان سویچ مناسب برگزیده شده است. در راستای طراحی آرایه sram ابتدا یک سلول sram با cr=2/5 و pr=1 و سپس آرایه sram همراه با مدارهای جانبی و در ادامه بخش آدرس دهی طراحی و شبیه سازی شده است. برای آدرس دهی یک روش جدید پیشنهاد شده است که برای یک آرایه 256×256، 2540 ترانزیستور داشته و از این نظر از دیگر روش ها برتر است. به علاوه بیشینه تعداد ترانزیستورهای پشته شده در این روش 3 عدد است که مانند بهترین روش ها (از این لحاظ) است. مدارهای بخش های مختلف به وسیله شبیه ساز hspice در یک فن آوری ?m 6m1p cmos-18/0 طراحی و شبیه سازی شده و سپس به وسیله نرم افزار l-edit جانمایی گردیده اند. سپس مدارهای استخراج شده از جانمایی دوباره شبیه سازی شده و درستی کارکرد آن ها بررسی شده است.